IBM、世界初の「サブ1ナノ」級チップ技術「ナノスタック」を発表

IBMは2026年6月25日、米ニューヨーク州ヨークタウン・ハイツの拠点で、業界初となる「サブ1ナノメートル」級のチップ技術を発表した。新設計は「ナノスタック」と呼ばれ、トランジスタを従来のように平面上でひたすら微細化するのではなく、垂直方向に積み重ねて配置する点が特徴となる。IBMによれば、爪ほどの大きさのチップに約1000億個のトランジスタを搭載でき、2021年に発表した2ナノメートルチップと比べて最大50%の性能向上、または70%のエネルギー効率改善が見込めるとしている。ただし今回の発表はあくまで技術実証段階であり、実際に製品として量産される具体的な時期は示されていない。

背景と詳細

半導体業界は長年、トランジスタを平面上でひたすら微細化することで性能とコストを改善してきた。しかし現在主流のGAAFET(ゲート・オール・アラウンド)構造も、2030年代前半から半ばには物理的な限界に近づくとみられている。IBMが今回示した「ナノスタック」は、この限界を回避するために、トランジスタそのものを垂直方向に積み重ねる発想へと転換したものとなる。

具体的には、3次元のナノシート構造を用い、複数のトランジスタ層を段差状に積み重ねる「3D逐次集積」という手法を採用している。各層を個別に作り込めるため、層ごとに異なる材料の組み合わせを選べ、性能重視の層と省電力重視の層を使い分けるといった設計の自由度が生まれるとしている。あわせてIBMは、段差構造を使ったSRAMの高密度化によって、セルの高さを抑えつつ約40%のスケーリング改善を確認したとも説明している。SRAMはプロセッサ内のキャッシュとして働く回路で、AI処理では大量のデータを高速にやり取りする必要があるため、その密度向上は処理性能に直結する要素とされている。

なお「サブ1ナノ」という呼び名についても、実際のトランジスタの物理的な寸法をそのまま表すというより、従来ノードとの性能比較上の指標という位置づけで説明されている点には留意が必要となる。IBMは2021年にも2ナノメートルのチップ技術を発表しているが、この技術が量産段階に近づいたのは発表からおよそ5年後の現在とされている。今回のナノスタックについても、研究成果の発表から実際の製品化までには相応の時間がかかるとみられる。IBMはニューヨークの研究拠点を中心に、VLSI関連の学会などでこの分野の研究成果を継続的に発表してきた経緯がある。

なぜ重要か

日本の半導体・電子機器メーカーにとっては、AIデータセンター向け半導体が今後どのような設計思想に向かっていくかを占ううえで参考になる発表といえる。国内では次世代半導体の国産化を目指す動きも進んでおり、海外大手の技術動向は投資判断や提携戦略の材料になり得る。AIサービスを提供する企業にとっても、将来的な計算コストや消費電力の見通しに関わる情報といえる。省電力化が進めば、データセンターの運用コストや環境負荷の面でも間接的な恩恵が期待される。ただし今回の発表はあくまで研究成果の実証であり、市販製品にすぐ反映されるものではない点には注意が必要となる。AI開発が加速する中でなぜGPUの争奪戦が続いているのかという基礎知識を押さえておくと、今回のようなチップ技術が注目される背景も理解しやすくなる。同時期には、OpenAIとBroadcomが推論処理に特化した独自チップ「Jalapeño」を発表するなど、AI半導体をめぐる開発競争が各社で活発化している。韓国が半導体とヒューマノイドロボットに巨額を投じる計画(関連記事)も、同じ流れの一部といえる。

今後の見通し

IBMはナノスタックを、今後10年程度を見据えた基盤技術と位置づけているとされるが、量産化の具体的な時期は明らかにしていない。今後、他の半導体メーカーが同様の3次元積層アプローチをどこまで採用していくかが、業界の方向性を占う焦点になりそうだ。